Microchip FPGA: 「ProASIC3 FPGA」を開発する場合、どの開発ツールを利用するか教えてください。

Microchip FPGA: 他社FPGAメーカーはロジックアナライザーを開発ツールで使用可能ですが、 Microchip社Liberoにロジックアナライザーは付いてますでしょうか？

Intel：Intel® Stratix® 10 Hard Processor System Address Map and Register Definitions にある System Manager グループの boot_scratch_cold0 ～ boot_scratch_cold8 レジスターの用途や値の範囲について教えてください。

Intel：Error (174068): Output buffer atom "XXX" has port "YYY" connected, but does not use calibrated on-chip termination

Intel：Arm® DS の Run/Debug Configuration において ターゲットの選択に項目が出てきません

Intel：Arria® 10 SoC の各 I/O ピンは、コンフィギュレーションが完了するまでどのような状態になっていますか。

Microchip FPGA: Libero SoCで古いバージョンのIPを使用する方法を教えてください。

Intel：Cyclone® V SoC FPGA 開発キットにおいて、U-Boot v2013.01.01 起動時に、キット付属の USB ホストケーブル (OTG ケーブル) に接続された USB メモリーが認識されません。キット付属のケーブルに USB Hub を接続して、その先に同一の USB メモリーを接続した場合は認識されます。

Microchip FPGA: I/O Editor のピン配置に関して。I/O Editorで"DDRIO"に割り当てられている端子にアサインできません。 実際は通常のLVCMOS2.5Vで使用したいのですが「LVCMOS18」しかリストされません。

Microchip FPGA: Libero SoC のレポート・ファイルについて。「xxx.mindelay_repair_report.rpt」について、何のレポートか教えてください。

Microchip FPGA: SmartFusion2/IGLOO2でデバイス規模別のピン・コンパチ品における未使用端子の処理について。 例えば、FG484のPKGはデバイスがM2GL005～M2GL090まではUserI/Oがアッパー・コンパチとなっていると理解しました。 最初にM2GL005をターゲットとしてUserI/Oの209pinの配置を行っていたと仮定し、M2GL010に変更した場合は増えた"24pin分"のUserI/Oをどのように処理すればよいですか？

Microchip FPGA: Libero SoC の最新版をインストールしましたが、"Catalog"タブのライブラリーが不足しているようです。 "Reload Catalog"を実行しましたが改善されませんでした。 正しい手順があれば教えてください。

Microchip FPGA: REFCLK の配置制約規則について。Libero SoC のI/O Editor => XCVR ViewタブのGUIを使用した場合、最上段にあるREFCLKを使用すると全てのTXPLL及びLane_Quadにクロックが供給できる。 REFCLKの配置に依存して接続できないlane quadがあります。この制約条件について正確な情報を教えてください。

Microchip FPGA: 各デバイス・ファミリーのFIT値はいくつですか？

Analog Devices DSP : デュアル・コアSHARC+とARM Cortex-A5 SOCが、ワンチップになったSC-58xシリーズを使用します。ARM関連のAPIは、どこから参照できますか？

Intel：MAX® 10 FPGA の ADC 向けのアナログ専用入力ピン( ANAIN1/ ANAIN2 ) は、Hot-Socket に対応していますか？

Intel：HPS (Hard Processor System) の Flash メモリー（QSPI, NAND）に JTAG 経由でファイル転送と書き込みを実施する方法を教えてください。

Intel：Cyclone® V SoC を使用しています。UBOOT で下記コマンドを入力しましたが EMAC0 の MDIO 信号が出力されません。

Intel：QSPI Flash 側のタイミングで tCS min (CS# High Time (Read Instructions), CS# High Time (Program/Erase)) の指定がありますが、Cyclone® V SoC 側ではそのタイミング規定がありませんでした。どのように満たせばいいでしょうか？

Intel：Cyclone® V Device Datasheet にある QSPI コントローラーのタイミングで "Tqspi_clk" とありますが、これはどのクロックのことですか？

Intel：Cyclone® V SoC において、HPS の SPI マスタデバイスを FPGA にルーティングしようとしていますが、sclk がありません。

Intel：Arria® V SoC において、HPS の SPI マスターを FPGA にルーティングしようとしていますが、各ポートの接続方法がわかりません。

Intel：Cyclone® V SoC で、Hard Processor System (HPS) の SPI マスターを FPGA にルーティングする際の、各ポートの接続方法を教えてください。

Intel：Arria® V SoC において、HPS の SPI マスターデバイスを FPGA にルーティングしようとしていますが sclk がありません。

Intel：Arria® 10 SoC デバイスに 不揮発性 AES キーを書き込み後、jic ファイルを使用しコンフィグレーション ROM にプログラムしましたが、コンフィグレーションに失敗します。どのような原因が考えられますか？

Intel：Quartus® Prime Pro Edition ver.19.3 の SoC EDS Command Shell から Eclipse は正常に起動できますが、bsp-editor が起動できません。

Intel：Cyclone® V SoC において、SPI Master Module の spim0 でアクセスしたいのですが、u-boot でのリード/ライトコマンドの具体例を教えてください

Intel：Cyclone® V SoC Address Map に関して、起動時は 0x0000_0000～0x1000_0000 が BOOT ROM+ON CHIP RAM で PREBOOT 後に UBOOT 起動時は REMAP されて 0x0000_00000 から SDRAM 空間へ変更になるのでしょうか？

Intel：Hard Processor System (HPS) の DDR メモリー・コントローラーを使用しています。DDR メモリーのモードレジスターはどこの設定が反映されますか？

Intel：Linux が動作しているシステム上で、FPGA 部にインプリメントされているレジスターに対してのリード/ライトを行う場合、SoC EDS の socal.h に記載されている ALT_WRITE_WORD / ALT_READ_WORD の API 関数を使用できますか？