本イベントの開催は終了いたしました。
イベントの特徴
セミナー概要
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新型コロナウイルスの感染拡大が続いていることを考慮し、お客様の健康と安全を確保するため、
インストラクターによるセミナーを現在中止しております。
セミナー内容を動画で公開していますので、ぜひご覧ください。
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インテル® High Level Syntheis (HLS) コンパイラーは、C++を入力として受け取り、インテル® FPGA に最適化された RTL(レジスター転送レベル)コードを生成する高位合成ツールです。
このセミナーでは、インテル® HLS コンパイラーを使用してインテル® FPGA 用の IP コンポーネントを合成、検証する方法をハンズオン付きで学ぶことができます。
最初に HLS の利点と、インテル® HLS コンパイラーの機能について説明します。 次に インテル® Quartus® プロジェクトに IP を統合するためのコンパイラー・オプション、生成されたレポート、および最終生成されたファイルの使用方法の一連の HLS コンパイラーを使用した設計フローを説明します。
【インテル® HLS コンパイラーとは?】
https://www.intel.co.jp/content/www/jp/ja/software/programmable/quartus-prime/hls-compiler.html
日程・お申し込み
日程 | 時間 | 会場 | 定員 | お申し込み |
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2020/02/18 (火) |
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受付終了
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2020/03/26 (木) |
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受付終了
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アジェンダ
時間 | 内容 |
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13:30-17:30 |
インテル® HLS コンパイラー概要 |
※ セミナー内容は都合により変更される場合がございます。
持ち物
・お名刺2枚
・筆記用具
対象者
FPGA 設計者でインテル HLS コンパイラーの概要、フローを学びたい方
注意事項
以下、必ず確認してください。
申し込み多数の場合には抽選となることがございます。ご了承ください。