FPGA/CPLD ホーム セミナ・ワークショップ 特別開催 インテル FPGA へ DDR3/4 メモリを実装するためのデザイン&デバックガイドライン

インテル FPGA へ DDR3/4 メモリを実装するためのデザイン&デバックガイドライン

※ こちらはオンラインセミナーです

概要

インテル FPGA に DDR3/4 を実装する場合のデザインフローとデバッグフローを紹介いたします。本セミナー受講により、DDR3/4 の実装の仕組みが理解できるため、不具合が発生しデバッグをする際も、より速やかに問題を解決することができるようになります。また、DDR3/4 の各種パラメータの入力方法やデバックツールについても一部紹介いたします。



おすすめポイント

・インテル FPGA で DDR3/4 を使用するときのデザインフローとデバッグフローを理解できる
・適切な手順で設計を行えるようになり、不具合混入を防ぐことができる
・実装の仕組みを理解でき、不具合が起きたときに速やかに問題を解決できるようになる



主催

株式会社マクニカ アルティマ カンパニー



対象者

・インテル FPGA で DDR3/4 メモリを使用予定の方、あるいは使用されている方
・インテル FPGA で DDR3/4 メモリを使ったデザインフローやデバッグフローについて知りたい方



受講料

無料!



お申込み

※ こちらはオンラインセミナーです。

日 程

時 間

定 員

お申込み

2019年 1月29日(火)

13:15〜13:45

30名

お申込み

2019年 2月13日(水)

13:15〜13:45

30名

お申込み
※ 法人様向けのサービスとなっておりますので、個人の方のお申し込みはご遠慮させて頂いております。