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新型コロナウイルスの感染拡大が続いていることを考慮し、お客様の健康と安全を確保するため、

インストラクターによるセミナーを現在中止しております。

セミナー内容を動画で公開していますので、ぜひご覧ください。

＞＞動画の視聴はこちら（無料）

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インテル® High Level Syntheis (HLS) コンパイラーは、C++を入力として受け取り、インテル^® FPGA に最適化された RTL（レジスター転送レベル）コードを生成する高位合成ツールです。

このセミナーでは、インテル^® HLS コンパイラーを使用してインテル^® FPGA 用の IP コンポーネントを合成、検証する方法をハンズオン付きで学ぶことができます。 
最初に HLS の利点と、インテル^® HLS コンパイラーの機能について説明します。 次に インテル^® Quartus^® プロジェクトに IP を統合するためのコンパイラー・オプション、生成されたレポート、および最終生成されたファイルの使用方法の一連の HLS コンパイラーを使用した設計フローを説明します。

【インテル^® HLS コンパイラーとは？】

https://www.intel.co.jp/content/www/jp/ja/software/programmable/quartus-prime/hls-compiler.html