FPGA/CPLD ホーム セミナ・ワークショップ 特別開催 FPGA 設計品質向上 と 設計資産有効活用セミナー

FPGA 設計品質向上 と 設計資産有効活用セミナー

最近は、C++ などの高位言語で設計したデザインから HDL を生成できるようになりましたが、FPGA の性能を十分に引き出すには C++ のデザインを FPGA 用に記述する必要があり、まだ HDL で FPGA を設計されている方が大半です。

また、新規デザイン の約80%は旧デザインの再利用と言われており、旧デザインをうまく使い回すことがスムーズな設計に必要です。

本セミナーでは、ツールを用いて HDL の設計品質を底上げし、 設計全体の品質を上げる方法と設計資産(既存のデザイン)を効率よく再利用することで、開発工数を削減する方法についてご紹介いたします。


対象者

・ HDL の設計効率を上げたい方
・ 設計品質のばらつきを改善したい方
・ 設計資産の有効活用をしたい方
・ 他人の作った HDL を迅速に理解したい方
・ 外部委託で設計したデザインの品質をチェックしたい方


受講料

無料 (事前登録制)

Agenda

FPGA 設計の現状と問題点

・ FPGA 設計のトレンドと課題

・ 問題となるコーディング例と考察


<メンター・グラフィックス HDL Designer を用いて>

設計品質の底上げ

・ 既存の HDLデザインをスムーズに理解するには

・ 設計者によってバラつく HDL の品質を向上させる方法

・ ツールを用いて HDL コーディングを自動検証


HDL の開発工数削減

・ ブロック図/ステートマシン/フローチャート/表から HDL を自動生成

・ 設計デザインの管理方法

・ 仕様書を簡単、早く作成する方法


まとめ ・ 質疑応答


※ 当日の内容は予告なく変更になる場合があります。


< HDL Designer 画面一例 >


日程・お申込み


日 程

時 間

会 場

定員

お申込み

2018年7月20日(金)

13:30〜17:00
(受付開始 13:00)

大阪会場: マクニカ アルティマ 大阪オフィス

30名

お持物

お名刺 1枚と筆記用具
テスト用のHDL をUSBメモリに入れて会場に持って来て頂ければ、その場で HDL を解析致します。


  ※本セミナーは法人様限定のサービスです。