FPGAを中心とした、PLD(プログラマブル・ロジック・デバイス) の基礎知識 について解説します。
PLD の歴史、FPGAの特徴と利点、開発ソフトウェアを使った設計フローなどを習得できます。

FPGA の利点と、Quartus II 開発ソフトウェアを使用したFPGA設計方法について解説します。
プロジェクト生成、回路図作成、FPGAのコンフィギュレーションまで一通りのデザイン・フローを習得できます。

Quartus II の基本的な使い方を  『はじめてのFPGA設計』 よりさらに詳しく説明します。
Quartus II 開発ソフトウェアを初めて使う方へ、FPGAの基本的な設計手法をデモを交えながらわかりやすく解説します。

Verilog ハードウェア記述言語（HDL）とプログラマブル・ロジック・デザインにおけるVerilog HDL の使用方法を、Verilog HDL 構造の合成や、シミュレーション構造に触れつつ分かりやすく解説します。

VHDL 言語の概要およびロジック・デザインでの使用例を、論理合成とシミュレーション環境における VHDL 構造の紹介を交えて解説します。

Quartus II の基本的な使い方を  『はじめてのFPGA設計』 よりさらに詳しく説明します。
Quartus II 開発ソフトウェアを初めて使う方へ、FPGAの基本的な設計手法をデモを交えながらわかりやすく解説します。

インストラクタ・トレーニング「Quartus II パーフェクト・コース」のオンライン版です。

Quartus II の設定から始まり、アサイメント、論理合成、配置配線までを行います。

インストラクタ・トレーニング「Quartus II パーフェクト・コース」のオンライン版です。

Pin Planner を使用したデザインのピンの割り当てやチェック、デバイス及びピン配置情報のバックアノテーション、エクスポートや別リビジョンへのインポートを行い結果を確認する所までを行います。

インストラクタ・トレーニング「Quartus II パーフェクト・コース」のオンライン版です。

推奨する FPGA 設計方法を説明し、Quartus II 開発ソフトウェアでサポートされているデザインの様々な入力方法について紹介します。

インストラクタ・トレーニング「Quartus II パーフェクト・コース」のオンライン版です。

Quartus II 開発ソフトウェアにおけるコンパイルのプロセスおよびコンパイル結果を元にデザインのデバッグを行い、デザインを改善する方法を解説します。

インストラクタ・トレーニング「Quartus II パーフェクト・コース」のオンライン版です。

Quartus II 開発ソフトウェアのプログラミング・オプションおよびコンフィギュレーション・オプションついて紹介します。

タイミング収束による問題と、なぜその問題について事前に準備しておくことが重要か、さらに一般的なタイミング収束の課題について解説します。

Quartus II ソフトウェアに搭載されている TimeQuest スタティック・タイミング解析ツールを使用して、FPGA の性能検証方法を紹介します。

Mentor Graphics 社のOEM版 ModelSim Altera Starter Edition を使用して、デザインのコンパイルからシミュレーションの実行、動作の確認をファンクション･シミュレーション、タイミング･シミュレーション方法について解説します。

Quartus II をコマンドで動作させる Tcl スクリプト機能について解説します。

グラフィカル・ユーザー・インタフェース (GUI) ツールを使った Synopsys Design Constraint (SDC) の容易な作成方法とTimeQuestの使用方法について解説します。

Verilogの2005言語の拡張言語であり、Quartus II ソフトウェアでサポートする SystemVerilogについて紹介します。

Quartus II にて提供している I/O 管理機能を紹介します。
FPGAのI/O プランニングはもちろん、ボードのトレース長やボードのシグナル・インテグリティを考慮した設計ができるようになります。

Quartus II のインクリメンタル・コンパイル機能を使用して、デザインのパフォーマンスを保持しつつ、コンパイル時間を大幅に削減する手法について解説します。

Quartus II のインクリメンタル・コンパイル機能を使用することによって解決可能な生産性およびチームベース・デザインの問題について紹介します。
また、パーティションのプランニングとパーティション設計の基礎、チームベース・デザインにおけるプロジェクト管理、そして最適な結果を維持しながら、課題を解決する方法についても紹介します。

SignalTap II ロジック・アナライザを使用してオンチップデバッグを実施する利点と
その使用方法について解説します。
SignalTap II を使用したデバッグに必要な ほとんどの作業を習得できます。

SoC FPGA、のハード・プロセッサ・システム (HPS)　について紹介します。

アルテラ SoC FPGA に実装された MPUサブシステムとCortex-A9 プロセッサー、AMBA AXI ブリッジ・アーキテクチャ、Level 3 インターコネクトについて学習できます。

SoC FPGA、のハード・プロセッサ・システム (HPS)　について紹介します。

アルテラ SoC FPGAに実装されたHPSに含まれるペリフェラルについて学習できます。 

ソフトウェア・エンジニアおよびファームウェア・エンジニアを対象に、アルテラ SoC を使用する際のソフトウェア・デザイン・フローを紹介します。

SoC エンベデッド・デザイン・スイート （EDS） 、HPS のブート・フロー、プリローダ生成のコンセプト、ブートローダへのヘッダーの付加、ハードウェア・ライブラリを使用してのベアメタル・アプリケーションの記述およびOSの選択、Linuxカーネルのリンク方法、ARM DS-5 Altera Edition ツールキットを使用したデバッグについて学習できます。 

並列コンピューティングの概念と課題、そしてOpenCL™ を用いた課題の解決方法について紹介します。

OpenCL規格の概要、アルテラの OpenCLソリューションを使用するメリットについて学習できます。 

OpenCL 規格の構造と記述方法ついて紹介します。

OpenCL 規格の基本的概念、プラットフォーム、実行、メモリ、およびOpenCL 仕様を定義するためのプログラミング・モデル、そして記述方法 について学習できます。 

OpenCL コードのコンパイルに使用するアルテラ製ツールについて紹介します。

OpenCL 用アルテラ製ツールの概要、コンパイル方法、OpenCL カーネルの実行方法について学習できます。 

Nios II プロセッサとアルテラの組込み製品を初めて使用する際に最適なコースで、 Nios II プロセッサで利用可能な組込みソフトウェア・ツールを紹介します。

Quartus II 開発ソフトウェアと Qsys システム統合ツールを使用して、デザインをコンフィギュレーションおよびコンパイルする方法と、Nios II Software Build Tools for Eclipseで Nios II 用のエンベデッド・ソフトウェアを開発および実行する方法を解説します。

アルテラのFPGAを使用して、IP (Intellectual Property) ファンクションとサブシステムを簡単に接続できる Qsys の特徴と使用方法を解説します。

Nios II Software Build Tools for Eclipse の入門トレーニングです。

新規ソフトウェアプロジェクトの作成、プロジェクトの設定、アプリケーションのビ ルド、ターゲットハードウェアでの実行までを解説します。

Nios II ハードウェア・アブストラクション・レイヤ (Nios II HAL) を使って、Nios II プロセッサのソフトウェア開発を効率良く進める方法を解説します。

アルテラ　FPGAに搭載されているトランシーバの概略を解説します。

アルテラ FPGAに搭載された PCI Express ハード IP を使った PCI Express システムの開発と検証方法について解説します。