Stratix V GX 開発ボード

搭載デバイス

   ・ 5SGXEA7N2F40C2NES (622,000 LE)

コンフィギュレーションおよびセットアップ

   ・ 環境

   ・ JTAG

   ・ 次世代のエンベデッド USBブラスタ(USB blaster 2.0)

   ・ MAX^®II デバイスとフラッシュ・メモリによる FPP コンフィギュレーション

   ・ 2つのコンフィギュレーション・ファイルを格納

   ・ 温度計測回路 (ダイおよび周囲温度)

クロック

   ・ 50MHz、125MHz、プログラマブル・オシレータ(プリセット値：624MHz、644.5 MHz、706.25MHz、875 MHz)

   ・ トランシーバ基準クロックに外部差動クロックを供給するための SMA コネクタ

   ・ FPGA ファブリックに外部差動クロックを供給するための SMA コネクタ

   ・ FPGA の PLL (Phase-Locked Loop) 出力ピンから差動クロックを出力するための SMA コネクタ

汎用ユーザ入力/出力

   ・ RJ-45 (銅) コネクタ付き 10/100/1000Mbps イーサネット PHY (SGMII)

   ・ 16x2 キャラクタ LCD

   ・ 1 個の 8 ポジション DIP スイッチ

   ・ 8 個のユーザ用 LED

   ・ 4 個のユーザ用プッシュボタン

メモリ・デバイス

   ・ 128 Mバイト同期フラッシュ・メモリ(FPGA コンフィギュレーション・データを格納するために使用)

高速シリアル・インタフェース

   ・SMA コネクタに配線された 7 本の全二重トランシーバ・チャネル

   ・ マイクロ・ストリップ上の短い配線

   ・ 同一トランシーバ・ブロックからの 6 本のストリップライン・チャネル(チャネル間ですべての配線パターン長が一致)

   ・バックプレーン・コネクタに配線された 21 本の全二重トランシーバ・チャネル

   ・ 7チャネルは Molex^{®コネクタへ}

   ・ 7チャネルは Amphenol^®XCede^®へ

   ・ 7チャネルは Tyco Strada^®Whisper^®コネクタのフットプリントへ

電源

   ・ ラップトップ DC 電源入力

   ・ 電圧マージニング

Stratix V GX トランシーバ・シグナル・インテグリティ開発キット・ソフトウェアの内容

アルテラの完全なデザイン・スイート　(アルテラ・ダウンロード・センターからダウンロード)

   ・ Quartus II ソフトウェアが Stratix V FPGA をサポート

   ・ 1 年間のライセンス付き

   ・ Nios^®II エンベデッド・デザイン・スイート

   ・ PCI Express、トリプル・スピード・イーサネット、SDI、および DDR3 高性能コントローラー MegaCore®IP コアを含む MegaCore^®IP ライブラリ

   ・ OpenCore Plus を介した IP 評価も利用可能

ボード・アップデート・ポータル

   ・ Nios II ウェブ・サーバとリモート・システム・アップデートを装備

GUI ベースのボード・テスト・システム

   ・ JTAG 経由による PC へのインタフェース

   ・ ユーザがコントロール可能な PMA 設定(プリエンファシス、イコライゼーション、その他)

   ・ ステータス表示 (エラー、BER、その他)

完全なドキュメント一式

ユーザー・ガイド

リファレンス・マニュアル

ボード回路図とレイアウト・デザイン・ファイル