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エンジニアによる エンジニアのための設計手法紹介ビデオ



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※アルテラは2015年のM&Aにより、インテル コーポレーション(NASDAQ: INTC)のプログラマブル・ソリューション事業本部(PSG)となりました。
   アルテラのプログラマブル・ソリューションは、電子機器製品の革新と差異化、お客様の市場での成功を、迅速かつコスト効率よく実現するものです。
   アルテラはFPGA、SoC、CPLD、電源ソリューション等、付加価値の高いソリューションを、世界各地のお客様に提供している半導体メーカーです。

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Broadcast

NAB 2016: UDX10 4K60 ビデオ処理ソリューション
NAB 2016: UDX10 4K60 ビデオ処理ソリューション UHD (RGB 4:4:4 10b) と HDMI 2.0 を使用した UDX10 リファレンス・デザインによるアップ・ダウン・クロス・コンバージョンのデモを紹介します。

NAB 2016: 12 G-SDI IP ソリューション
NAB 2016: 12 G-SDI IP ソリューション 20nm プロセス Arria 10 FPGA を使った SMPTE ST-2082 のデモをご覧いただきます。


Quartus

Quartus デバッグツール“In-System Sources and Probes Editor”の使い方
Quartus デバッグツール“In-System Sources and Probes Editor”の使い方 Quartus デバッグツール“In-System Sources and Probes Editor”の使い方を紹介します。

Quartus II ネットリスト・ビューア・ツールによるデザインの解析およびデバッグ:パート 1
Quartus II ネットリスト・ビューア・ツールによるデザインの解析およびデバッグ:パート 1 FPGA デザインのサイズや複雑性が増すにつれて、デザインの解析、デバッグ、制約を行なう能力が不可欠なものとなっています。Quartus 開発ソフトウェア用のネットリスト・ビューワについて解説します。

Quartus ネットリスト・ビューア・ツールによるデザインの解析およびデバッグ:パート 2
Quartus ネットリスト・ビューア・ツールによるデザインの解析およびデバッグ:パート 2 シミュレーションやその他の検証プロセスを行う前に、デザインを視覚的にチェックできる強力なツールである Quartus 開発ソフトウェア ネットリスト・ビューワを紹介します。

Quartus プロジェクトを異なるアルテラ・デバイス用に移行する方法
Quartus プロジェクトを異なるアルテラ・デバイス用に移行する方法 異なるデバイスに移行する可能性のある Quartus プロジェクトのセットアップ方法について解説します。また、既存のピン配置が保たれた状態で、異なるサイズのデバイスを使用するように現行プロジェクトを移行する方法についても紹介します。

SignalTap II エンベデッド・ロジック・アナライザを使用した Cyclone V Hard Processing のデバッグ
SignalTap II エンベデッド・ロジック・アナライザを使用した Cyclone V Hard Processing のデバッグ width= SignalTap II エンベデッド・ロジック・アナライザで Cyclone V SoC の ARM Processor Subsystem の周辺機器を解析する基本的な設定および操作方法をご紹介します。

シフト・レジスタ・エレメントを効率よくマッピングする方法
シフト・レジスタ・エレメントを効率よくマッピングする方法 Quartus II 開発ソフトウェアを使用して、シフト・レジスタ・エレメントをコーディングしてレジスタ、MLAB、またはブロック RAM に合成する方法について解説します。

デザイン・スペース・エクスプローラ(DSE)を使用した Quartus の最適化
デザイン・スペース・エクスプローラ(DSE)を使用した Quartus の最適化 アルテラの FPGA 開発ソフトウェア Quartus にて提供する、デザインに固有の最適化コレクションを探索するプロセスを自動化するプログラム デザイン・スペース・エクスプローラ (DSE) を使用する方法について、実際に手順を示しながら解説します。

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Qsys

Avalon MM バーストトランザクションの概要
Avalon MM バーストトランザクションの概要 Avalon でサポートされている3 つのインタフェースの紹介を含む Avalon Memory Mapped バーストトランザクション機能の概要についてお話します。

Qsys インタコネクトのパイプラインの手動制御によるアルテラ Qsys システム性能の最適化
Qsys インタコネクトのパイプラインの手動制御によるアルテラ Qsys システム性能の最適化 アルテラのシステム統合ツール Qsys システムのメモリ・マップド・インタコネクトの性能を最適化するために使用できる手法-をいくつかご紹介します。

Qsys および Transceiver Toolkit を使用したトランシーバ・デザインの実装
Qsys および Transceiver Toolkit を使用したトランシーバ・デザインの実装 アルテラのシステム統合ツール Qsys を使用してパターン生成とチェックの機能を持つトランシーバのサンプル・デザインを作-成する方法について紹介します。

Qsys コンポーネント:Address Span Extender の概要
Qsys コンポーネント:Address Span Extender の概要 Address Span Extender はマスタ・インタフェースのアドレスを拡張して、より広いアドレスマップへのアドレッシングやアドレス・インドウの動的な変更を可能にします。このビデオではAddress Span Extender の使用方法につい紹介します

基本的なビデオ・ストリーミング Qsys システムの設計、構成、および実行の方法
基本的なビデオ・ストリーミング Qsys システムの設計、構成、および実行の方法 ビデオ・ストリーミング・システムのための Qsys デザインの作成方法、およびビデオ・フォーマットや解像度に合わせた構成方法について紹介します。

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OpenCL

OpenCL の使用したアルテラ SoC FPGA 開発(Linux ホスト) パート 1:ツールのダウンロードとセットアップ
OpenCL の使用したアルテラ SoC FPGA 開発(Linux ホスト) パート 1:ツールのダウンロードとセットアップ アルテラ SoC および FPGA の開発にOpenCL を使用する方法について紹介します。パート1として、ソフトウェアのダウンロードとその後のセットアップ方法について解説します。

OpenCL を使用したアルテラ SoC FPGA 開発 (Linux ホスト) パート 2 : エミュレータによる Vector Add サンプルの実行
OpenCL を使用したアルテラ SoC FPGA 開発 (Linux ホスト) パート 2 : エミュレータによる Vector Add サンプルの実行 アルテラ SoC および FPGA の開発に OpenCL を使用する方法について紹介します。パート2では、PC 上でエミュレータを使用し、OpenCL のサンプルをセットアップします

OpenCL を使用したアルテラ SoC FPGA 開発 (Linux ホスト) パート 3:SoC FPGA 用カーネル/ホスト・コードのコンパイル
OpenCL を使用したアルテラ SoC FPGA 開発 (Linux ホスト) パート 3:SoC FPGA 用カーネル/ホスト・コードのコンパイル アルテラ SoC および FPGA の開発に OpenCL を使用する方法について紹介します。パート3では、SoC FPGA 用のカーネルおよびホスト・コードをコンパイルについて紹介します。

OpenCL を使用したアルテラ SoC FPGA 開発 (Linux ホスト) パート 4:ランタイム環境のセットアップとサンプル・アプリケーションの実行
OpenCL を使用したアルテラ SoC FPGA 開発 (Linux ホスト) パート 4:ランタイム環境のセットアップとサンプル・アプリケーションの実行 アルテラ SoC および FPGA の開発に OpenCL を使用する方法について紹介します。パート4では、ランタイム環境をセットアップし SoC ターゲット上でサンプル・アプリケーションを実行する方法について紹介します。

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DS-5

アルテラ SoC 用 ARM DS-5 AE での C 言語によるベア・メタル・プログラムの作成と実行方法
アルテラ SoC 用 ARM DS-5 AE での C 言語によるベア・メタル・プログラムの作成と実行方法 ARM® DS-5 Altera® Edition でベア・メタル C プログラムを作成し実行する方法について解説します。

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DSP Builder

DSP Builder の紹介
DSP Builder の紹介 DSP Builder の概要の紹介と、New Model Wizard からのサンプルモデル作成、Simulink シミュレーションでの実行方法などを紹介します。

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JNEye

JNEye(ジッタ/ノイズ・アイ・リンク解析ツール)入門
JNEye(ジッタ/ノイズ・アイ・リンク解析ツール)入門 高速シリアル・リンクの性能をすばやくモデル化し、評価することができるアルテラの 最適化リンク解析ツール JNEye を紹介します。

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トランシーバ・ツールキット

トランシーバ・ツールキットの使い方: パート 1
トランシーバ・ツールキットの使い方: パート 1 4章からなるビデオで、トランシーバ・ツールキットの使用方法を紹介します。 ツールキットのデモには Arria 10 開発キットを使用し、トランシーバの PMA 設定を最適化する方法を説明します。

トランシーバ・ツールキットの使い方: パート 2
トランシーバ・ツールキットの使い方: パート 2 4章からなるビデオで、トランシーバ・ツールキットの使用方法を紹介します。 ツールキットのデモには Arria 10 開発キットを使用し、トランシーバの PMA 設定を最適化する方法を説明します。

トランシーバ・ツールキットの使い方: パート 3
トランシーバ・ツールキットの使い方: パート 3 4章からなるビデオで、トランシーバ・ツールキットの使用方法を紹介します。 ツールキットのデモには Arria 10 開発キットを使用し、トランシーバの PMA 設定を最適化する方法を説明します。

トランシーバ・ツールキットの使い方: パート 4
トランシーバ・ツールキットの使い方: パート 4 4章からなるビデオで、トランシーバ・ツールキットの使用方法を紹介します。 ツールキットのデモには Arria 10 開発キットを使用し、トランシーバの PMA 設定を最適化する方法を説明します。

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IBIS

IBIS モデルの生成方法
IBIS モデルの生成方法 アルテラ FPGA 開発ソフトウェア Quartus Prime を使用して、IBIS ファイルを生成する方法を紹介します。

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IP

PCI Express を使用したコンフィグレーション方法
PCI Express を使用したコンフィグレーション方法 このビデオでは、CvP (Configuration via protocol) 概要の紹介と、Quartus Prime ソフトウェアを使った一連の実装方法を解説します。

アルテラ UniPHY EMIF IP を使用した DDR3 メモリとのインタフェースの方法
アルテラ UniPHY EMIF IP を使用した DDR3 メモリとのインタフェースの方法 UniPHY を使用して DDR3 SDRAM コントローラをパラメータ化する方法について解説します。サンプル・デザインを使用しながら、ハードウェアのコントローラについても説明します。

アルテラ・デザイン・ストアで提供する リファレンス・デザインの利用方法(パート 2)
アルテラ・デザイン・ストアで提供する リファレンス・デザインの利用方法(パート 2) アルテラ・デザイン・ストアで入手した MAX 10 FPGA サンプル・デザインを利用する方法について解説します。

アルテラ外部メモリ・インタフェース実装のためのラインボード・レイアウト・ガイドラインの自動チェック
アルテラ外部メモリ・インタフェース実装のためのラインボード・レイアウト・ガイドラインの自動チェック アルテラ外部メモリ・インタフェース・ガイドラインに従って、ボード・レイアウト・デザインを確認する方法について解説します。

外部メモリ・インタフェースのプロトコル・チェッカ
外部メモリ・インタフェースのプロトコル・チェッカ このビデオでは、外部メモリ・インタフェースのプロトコル・チェッカの使用方法について説明します。

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Arria 10 FPGA & SoC

Arria 10 FPGA & SoC EMIF サンプル・デザインの生成方法
Arria 10 FPGA & SoC EMIF サンプル・デザインの生成方法 Quartus® II 開発ソフトウェアを使用した Arria 10 FPGA & SoC EMIF サンプル・デザインの生成方法について解説します。

Arria 10 FPGA & SoC EMIF トラフィック・ジェネレータ・サンプルデザインの使用方法
Arria 10 FPGA & SoC EMIF トラフィック・ジェネレータ・サンプルデザインの使用方法 EMIF デザインの評価における Arria 10 FPGA & SoC EMIF トラフィック・ジェネレータ・サンプルの使用方法について解説します。

Arria 10 FPGA & SoC ハード浮動小数点 DSP の活用方法
Arria 10 FPGA & SoC ハード浮動小数点 DSP の活用方法 アルテラの Generation 10 FPGA & SoC で、新たにサポートされた ハード浮動小数点 DSP ブロックの活用方法について解説します。

Arria 10 の デザイン例を使用した EMIF シミュレーションの実行方法
Arria 10 の デザイン例を使用した EMIF シミュレーションの実行方法 Arria 10 デザイン例を使用した EMIF シミュレーションの実行方法を解説します。

Arria 10 を用いたプリ・エンファシスの基本
Arria 10 を用いたプリ・エンファシスの基本 高速信号における信号品質(Signal Integrity)補償である、プリ・エンファシスについて説明し、Arria 10 を用いてシミュレーション、実機波形を比較しプリ・エンファシスの実動作を理解します。

アルテラ Arria 10 における SDI II IP 実装ガイド
アルテラ Arria 10 における SDI II IP 実装ガイド アルテラ SDI II IP コアを Arria® 10 FPGA/SoC デバイスに実装する方法について解説します。

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MAX 10

MAX 10 FPGA ADC による同時測定機能の作成方法(パート 1)
MAX 10 FPGA ADC による同時測定機能の作成方法(パート 1) MAX 10 FPGA ADC を使用して、同時測定機能を作成する方法について解説します。

MAX® 10 FPGA : Nios® II プロセッサのブート パート 1
MAX® 10 FPGA : Nios® II プロセッサのブート パート 1 さまざまなコンフィギュレーション・モードを用いて MAX 10 FPGA で Nios II プロセッサをブートする方法を紹介します。パート 1 では、アルテラのオンチップ RAM か らNios II プロセッサを起動する方法、ならびにアルテラのオンチップ・フラッシュからの Nios II の eXecute-In-Place についてご覧いただきます。

MAX 10 FPGA: Nios II プロセッサのブート パート 2
MAX 10 FPGA: Nios II プロセッサのブート パート 2 さまざまなコンフィギュレーション・モードを用いて MAX 10 FPGA で Nios II プロセッサをブートする方法を紹介します。パート 2 では、Boot Copier でアルテラのオンチップ・フラッシュから Nios II アプリケーションをオンチップ RAM または外部 RAM にコピーする方法をお見せします。また、MAX 10 Nios II デュアル・ブート・コンフィギュレーションをご紹介します。

アルテラ MAX 10 FPGA ユーザー・フラッシュ・メモリの構成方法
テラ MAX 10 FPGA ユーザー・フラッシュ・メモリの構成方法 アルテラの IP を使用して、ユーザー・フラッシュ・メモリ、略して UFM とのインタフェースを簡単に構築する方法について解説します。

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SoC FPGA

FPGA からのアルテラ SoC の起動
FPGA からのアルテラ SoC の起動 ホスト PC、アルテラ Cyclone V SoC 開発キット、アルテラ 開発ソフトウェア、そしてアルテラ SoC EDS を使用して、アルテラ SoC を FPGA ファブリックから起動する方法について解説します。

アルテラ Cyclone V SoC 用プリローダおよび U-boot の生成
アルテラ Cyclone V SoC 用プリローダおよび U-boot の生成 SoC FPGA 用のプリローダと U-boot の作成方法について解説します。

アルテラ SoC FPGA を利用した Streamline プロファイリング: パート 1 セットアップ
アルテラ SoC FPGA を利用した Streamline プロファイリング: パート 1 セットアップ ARM Streamline プロファイリング・ツールを実行するために必要な SoC Linux システムのセットアップ手順について紹介します。

アルテラ SoC FPGA を利用した Streamline プロファイリング: パート 2 Streamline の実行
アルテラ SoC FPGA を利用した Streamline プロファイリング: パート 2 Streamline の実行 ARM Streamline プロファイリング・ツールを実行するために必要な SoC Linux システムのセットアップ手順について紹介します。

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電源

FPGA 用電源設計の勘所:電圧精度要件の考察と評価方法
FPGA 用電源設計の勘所:電圧精度要件の考察と評価方法 アルテラにおける電源電圧許容範囲に関する用語と FPGA の電圧精度要件を満たす方法について解説します。

28nm FPGA で実現する1-TFLOP 性能
28nm FPGA で実現する1-TFLOP 性能 このオンライン・セミナーでは、FPGA にて1 TFLOP という高速の処理速度を実現した、28nm Stratix® V FPGA 含む、アルテラの技術革新を紹介し、固定小数点および浮動小数点による信号処理の両方をサポートするうえで、 アルテラの斬新なアーキテクチャ 「可変精度DSP」が果たす重要な役割について、そして28nm 最新FPGAがサポートする各種浮動小数点アプリケーションについても紹介します。

28nm トランシーバ技術における リーダーシップの拡大
28nm トランシーバ技術における リーダーシップの拡大 このオンライン・セミナーでは、アルテラの次世代28nmデバイスである Stratix V FPGA が搭載するトランシーバの主要機能を紹介し、どのように次世代デザインの課題 に対応している のか、アーキテクチャ、シグナル・コンディショニング、クロッキング、デバッグや検証などの観点から 解説します。

Arria V & Cyclone V 可変精度 DSP ブロックで実現する高性能信号処理
Arria V & Cyclone V 可変精度 DSP ブロックで実現する高性能信号処理 このオンライン・セミナーでは、DSP アプリケーションにおいて非常に役立つ、アルテラの最新 28nm Arria® V および Cyclone® V FPGA が搭載する可変精度DSPブロックが提供する多くの利点を紹介します。

レクロイ RTS を使用してデータ・レート 10.3125 Gbps で PRBS23 の TX ジッタを測定する方法
レクロイ RTS を使用してデータ・レート 10.3125 Gbps で PRBS23 の TX ジッタを測定する方法 このビデオではレクロイのリアルタイム・スコープを使用して、10.3125 Gbps での PRB23 データ・パターンの TX ジッタを測定する方法について解説します。

設計生産性の向上に最適な FPGA 開発ソフトウェア
設計生産性の向上に最適な FPGA 開発ソフトウェア プログラマブル・ロジック・デバイスを選択する上で、開発ソフトウェアが重要である理由と、デザインのパフォーマンスおよび生産性を最大限に向上する、Quartus® II 開発ソフトウェアの革新的な技術についてご紹介します。

先端トランシーバ・テクノロジによるSSN とジッタの最小化
先端トランシーバ・テクノロジによるSSN とジッタの最小化 SSN(メカニズム、効果、モデリングそして解析を含む)およびジッタの基礎を解説し、40nm Stratix® IV GX FPGA で実現する8.5 Gbps トランシーバ・テクノロジがどのようにしてSSNとジッタの影響を最小限に抑えているか紹介します。

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