Intel：Nios® V のベンチマーク情報はありますか？

Intel： NativeLink シミュレーションを実行時にエラーが発生しました。Internal error: Failed to run ip-make-simscript

Intel：Quartus® Prime Standard および Lite Edition 23.1 において、ALTPLL 作成中に Wizard 画面が落ちてしまいます。

Intel：Nios® V は有償ですか？

Intel：Platform Designer のシステムに追加後のカスタム IP を 編集した場合、システム内の IP に編集は反映されますか？

Intel：Gen4 対応の PCIe Slot に Gen3 対応の Endpoint デバイスを挿入していますが、正常に認識されません。何が原因でしょうか？

Microchip PICマイコン:有償コンパイラーのドングルライセンスとはどのようなライセンスですか？

Microchip:MPLAB X IDEとXC Compilerのインストール方法

Microchip Harmony：Harmony V3で生成されるPeripheralのAPIの説明はどこから入手できますか？

Microchip：MPLAB X IDE V6.05のMPLAB Harmony Configuratorはどこにありますか？

Microchip Wireless：WFI32 IoT Board推奨コンパイラーバージョンに関して

Intel：ALTPLL IP を Questa* - Intel® FPGA Edition で RTL シミュレーションすると、出力クロック (c0 など) の波形が不定になります。なぜですか？

Analog Devices RFトランシーバー : AD9361の評価ボード(AD-FMCOMMS3-EBZ)に付属しているAnalog Devices Kuiper Linuxに含まれるOSS（オープンソースソフトウェア）のライセンス一覧を提供頂けますか？

Analog Devices RFトランシーバー : AD9361の評価ボード(AD-FMCOMMS3-EBZ)に付属しているAnalog Devices Kuiper Linuxを使った、ビルド方法について教えてください。

Intel：Generic Serial Flash Interface Intel® FPGA IP のシミュレーションはできますか？

Intel：Intel eSPI Agent Core の Avalon-MM インターフェース (avmm_readdata[31:0]) において、リード時のウェイト期間は何サイクル必要ですか？　　

Intel：Questa* - Intel® FPGA Edition を起動するとエラーが発生します。Unable to checkout a license. Make sure your license file environment variables is set correctly and then run 'lmutil lmdiag' to diagnose the problem.

Intel：Platform Designer において、ユーザーが作成した IP のリセット極性と IP Catalog に用意されている既存 IP のリセット極性が異なる場合は、ユーザー側で調整が必要でしょうか？

Intel：自社開発 IP の HDL をサードパーティー・ツールにより IEEE1735 方式で暗号化します。 その際に必要な Quartus Prime Pro Edition 向けの公開暗号化キーを教えてください。

Intel：複数の JTAG_UART IP を 各 Nios® II processor に接続しコンソール出力させることは可能ですか？

Intel：メモリーを推論させるために配列で記述した HDL コードを MAX® 10 FPGA 向けにコンパイルしたら、メモリーブロックではなくロジック・エレメントに配置されました。

Intel：MAX® 10 FPGA シングル電源デバイス の Modular ADC core Intel FPGA IP で ADC Voltage Reference を Internal Referece で使用した場合 3.0V と 3.3V を選択できますが、どちらを選択するか任意で決定できますか？

Intel：External Memory Interface IP コアのパラメーター設定において、Mem Timing タブの Speed Bin のリスト中に 使用するメモリーに該当するパラメーターがない場合はどうすればよいですか？

Intel：PHY Lite for Parallel Interfaces Intel® FPGA IP のレイテンシーはどのように算出できますか？

Intel：機能安全向けに、インテル FPGA デザイン内の各インスタンスに対して必要に応じて安全側に実装することを想定しています。Nios® II を使用する場合 デバッグは JTAG を使用して行われますが、JTAG モジュールは安全側に配置した方がよいでしょうか？

Intel： Intel eSPI Agent Core で追加可能な Peripheral Channel IO ports を output に設定した場合、eSPI インターフェース経由でリードすると 値ゼロが読み出されます。

Intel：Error(18101): An external memory interface or PHYLite IP core reference clock fed by a cascaded PLL. Connect the external memory interface or PHYLite IP core reference clock to an input buffer

Intel： ALTPLL のロケーションを手動で指定する方法を教えてください。

Microchip FPGA: 「ProASIC3 FPGA」を開発する場合、どの開発ツールを利用するか教えてください。

Intel：IP Catalog または Platform Designer でメモリー IP (ROM/RAM) を作成し初期値を登録しましたが、RTL シミュレーション結果に初期値が反映されません。