Intel：Quartus® Prime Standard および Lite Edition 23.1 において、ALTPLL 作成中に Wizard 画面が落ちてしまいます。

Intel：Design Assistant 機能が選択できません。

Analog Devices スイッチングレギュレーター : MAX77839のB/Dオプションの場合、軽負荷時はスキップモードで動作しますか？

Analog Devices RS485インターフェース : MAX3079Eの動作電圧範囲を教えてください。

Analog Devices RS-485トランシーバー : MAX3483AEの最大通信ボーレートを教えてください。

Analog Devices スイッチングレギュレーター : MAXIM15465においてPFMモード設定で使用した場合、軽負荷でPFMモードで動作し、負荷が大きくなるとPWMモードに自動で切り替わるのでしょうか？

Analog Devices スイッチングレギュレーター : MAXM15465をFPMモードで使用した場合、300mAの出力は確保できますか？

Intel：Platform Designer において、ユーザーが作成した IP のリセット極性と IP Catalog に用意されている既存 IP のリセット極性が異なる場合は、ユーザー側で調整が必要でしょうか？

Intel：メモリーを推論させるために配列で記述した HDL コードを MAX® 10 FPGA 向けにコンパイルしたら、メモリーブロックではなくロジック・エレメントに配置されました。

Intel：MAX® 10 FPGA シングル電源デバイス の Modular ADC core Intel FPGA IP で ADC Voltage Reference を Internal Referece で使用した場合 3.0V と 3.3V を選択できますが、どちらを選択するか任意で決定できますか？

Intel： ALTPLL のロケーションを手動で指定する方法を教えてください。

Intel：Platform Designer のインターコネクト部の Fmax を向上させる設定を教えてください。

Intel：MAX® 10 ADC のオフセット誤差 (Eoffset) とゲイン誤差 (Egain) が規定されているドキュメントを教えてください。

Intel：Jam STAPL Player を使用して、MAX® 10 FPGA の CFM0 以外の領域にコンフィグレーション・データをプログラミングすることは可能でしょうか？

Intel：MAX® 10 FPGA では、どのようなアルゴリズムで CRC エラーをユーザーモード時に検出していますか。

Diamond Toolで以下のようなワーニングメッセージが表示され、コンパイルが終わりません。 対策を教えてください。 WARNING: The design is too congested to route. Maximum run time (3 hours) is automatically set.

XO2/3に電源が入ってないときに外部ピンに電圧がかかった場合、どんな問題が想定されますか？

CrossLinkのLVDS(7:1)のスペックの読み方について教えてください。 データシートにUIとns+(i+1/2)*UIの2つ表記がありますがこの違いは何でしょうか。

Analog Devices フィルター：LTC1068の「DC Offset Voltage」VOS2においてMAX.±25mVとありますが、この誤差の分布は0Vを中心に5mVと-5mVが出る確率は同じですか？

Intel：MAX® 10 FPGA の ADC 向けのアナログ専用入力ピン( ANAIN1/ ANAIN2 ) は、Hot-Socket に対応していますか？

Analog Devices 車載オーディオ・バス(A2B) : AD2428Wの"Negative Bias Switch"の電流IVSSNについて、max 300mAは保証値になりますか？ デバイスのバラツキで300mAを下回る可能性はありますか？

Intel：Modular ADC core Intel FPGA IP を Platform Designer 内では無く単独で使用する場合、リセット入力信号は非同期リセットですか？リセット期間はどのくらい必要ですか？

Intel：インテル® HLS (High Level Synthesis) コンパイラーで Cyclone® V を使用できますか？

Intel：MAX® 10 で JTAG が認識しません。EQFP パッケージで裏面の Exposed Pad を GND につなげていないのですが関係ありますか？

Intel：MAX® 10 の PLL を使用したデザインにおいて、タイミング解析の Unconstrained Paths => Clock Status Summary にクロック以外の信号 pll_lock_sync がレポートされました。 この信号は PLL の Locked 信号ですが何故クロックとして認識されたのでしょうか？

Intel：MAX® 10 でクロック入力ピンからの遅延値を変更することはできますか？

Intel：MAX® 10 のシングル電源デバイスで I/O Bank 全てが 3.3V かつ ADC 未使用の場合、１つのレギュレーターから供給しても問題ありませんか？

Lattice FPGAのタイミング解析において、未制約パスを確認する方法を教えてください。

CrossLink の LVDS データレートの上限を教えてください。

Intel：Quartus® Prime Programmer に MAX® 10 向けの Factory default PFL image は用意されていますか？