Intel： Cyclone® 10 GX トランシバーが未使用の場合、VCCR_GXB[L1][C,D] に電源を供給する必要はありますか？その場合、何ボルトを供給しますか？

Intel：インテル® Quartus® Prime Pro Edition 開発ソフトウェアにおいて 対応するすべてのデバイスファミリーをインストールしましたが、デバイスファミリーの選択画面に インテル® Cyclone® 10 GX FPGA しか表示されません。

Intel：Cyclone® 10 GX で LVDS を使用する際、レシーバー・スキュー・マージン（RSKM）の計算にトランスミッター・チャネル間スキュー（TCCS）の値が必要ですが、どこで確認できますか？

Intel：Terasic 社の DE0-Nano ボードで CRC_ERROR 信号をユーザーロジックで取り込む方法を教えてください。

Intel：Cyclone® V SoC FPGA 開発キットにおいて、U-Boot v2013.01.01 起動時に、キット付属の USB ホストケーブル (OTG ケーブル) に接続された USB メモリーが認識されません。キット付属のケーブルに USB Hub を接続して、その先に同一の USB メモリーを接続した場合は認識されます。

Intel：Internal Error: Sub-system: DEV, File: /quartus/ddb/dev/dev_family_info_mgr_body.cpp

Intel：Cyclone® 10 LP 用の PDN Tool が見当たりません。どのようにデカップリング・キャパシター見積もりを行うのでしょうか？

Intel：インテル® HLS (High Level Synthesis) コンパイラーで Cyclone® V を使用できますか？

Intel：Cyclone® 10 GX Development Kit で Board Test System を動作させようとするとエラーになります。 ボードとの接続は J9 コネクター（Embedded Intel FPGA Download Cable II）を使用しています。

Intel：Cyclone® 10 GX Development Kit で Board Test System（BTS) がデバイスを認識しません。対策方法を教えてください。

Intel：Cyclone® V Native PHY で 5Gbps のデザインを作成したところ Fitter Error が発生します。原因を教えてください。

Intel：Cyclone® V の I/O の出力最大周波数はスペックとして定義されていますか？

Intel：Cyclone® V の LVDS ピンの FPGA 内部プルアップ処理することは可能ですか？

Intel：Cyclone® 10 LP の JTAG の TDI/TMS は VCCA（+2.5V) でプルアップすることが推奨されていますが、VCCIO1 に 3.3V を接続している場合でも 2.5V のプルアップで良いでしょうか？

Intel：Cyclone® 10 LP で LVDS を使用する際、レシーバー・スキュー・マージン（RSKM）の計算にトランスミッター・チャネル間スキュー（TCCS）の値が必要ですが、どこで確認できますか？

Intel：Cyclone® V SoC を使用しています。UBOOT で下記コマンドを入力しましたが EMAC0 の MDIO 信号が出力されません。

Intel：Cyclone® IV をターゲットにしている PCIe (PCI-Express) IP (IP_Compiler for PCI Express) を使用するデザインを、Quartus® Prime Standard Edtion ver19.1 の Platform Designer で Generate HDL を実行するとエラーが発生します。

Intel：QSPI Flash 側のタイミングで tCS min (CS# High Time (Read Instructions), CS# High Time (Program/Erase)) の指定がありますが、Cyclone® V SoC 側ではそのタイミング規定がありませんでした。どのように満たせばいいでしょうか？

Intel：Cyclone® V Device Datasheet にある QSPI コントローラーのタイミングで "Tqspi_clk" とありますが、これはどのクロックのことですか？

Intel：Cyclone® V SoC において、HPS の SPI マスタデバイスを FPGA にルーティングしようとしていますが、sclk がありません。

Intel：Cyclone® V SoC で、Hard Processor System (HPS) の SPI マスターを FPGA にルーティングする際の、各ポートの接続方法を教えてください。

Intel：Cyclone® V で True Dual Port RAM の A と B Port の双方から同じアドレスに同時書き込みを行った場合どうなりますか？

Intel：Cyclone® V において Custom PHY を使用した基板 A：TX x 2 Lane => 基板 B RX x 1 Lane x 2枚 の構成で、物理的に 1 Lane のみ 接続した場合正常に動作しません。

Intel：Cyclone® V SoC において、SPI Master Module の spim0 でアクセスしたいのですが、u-boot でのリード/ライトコマンドの具体例を教えてください

Intel：Cyclone® V SoC Address Map に関して、起動時は 0x0000_0000～0x1000_0000 が BOOT ROM+ON CHIP RAM で PREBOOT 後に UBOOT 起動時は REMAP されて 0x0000_00000 から SDRAM 空間へ変更になるのでしょうか？

Intel：Cyclone® V DDR3 EMIF (External Memory Interface) IP 利用時に、ユーザーモード開始時にモードレジスタ(MR0-3)に設定される値をシミュレーションや実機で確認することはできますか？

Intel：Cyclone® V DDR3 EMIF (External Memory Interface) IP 利用時に、ユーザーモード開始時にモードレジスター(MR0-3)に設定される値の確認方法を教えてください

Intel：Cyclone® V SoC の Hard Processor System (HPS) の UART について、Preloader 実行中のボーレート設定の変更方法を教えてください。

Intel：Cyclone® V SoC のブート用 eMMC の書き込み方法について、HPS Flash Programmer は eMMC には非対応ですか？非対応の場合、書き込み手段としてはどのような方法がありますか？

Intel：Cyclone® V の Early Power Estimator (EPE) シートを使用して消費電力見積もりを行っていますが、Hard Memory Controller (HMC) の IO 部分の見積もり結果がゼロになってしまいます。設定が足りないでしょうか？