Intel:メモリーを推論させるために配列で記述した HDL コードを MAX® 10 FPGA 向けにコンパイルしたら、メモリーブロックではなくロジック・エレメントに配置されました。

MAXQuartus Prime

NVIDIA Jetson TX2:Jetson TX2とMIPI CSIを使ったカメラモジュールを使いたいのですが、1カメラ:(4Lane):2.5Gbps/Laneは受信可能でしょうか?

Intel:Arm® DS の Run/Debug Configuration において ターゲットの選択に項目が出てきません

SoC EDS/DS-5SoC FPGA

Intel:MAX® 10 FPGA では、どのようなアルゴリズムで CRC エラーをユーザーモード時に検出していますか。

MAX

Intel:Arria® 10 SoC の各 I/O ピンは、コンフィギュレーションが完了するまでどのような状態になっていますか。

Arriaコンフィグレーション/プログラミング

Intel:Stratix® 10 GX PHYLite IP のリファレンスクロック入力は、FPGA の configuration 完了後に変更しても、PHYLite IP をリセットすれば問題ないでしょうか?

Stratix外部メモリー

任意のユーザーデータをFPGA内のメモリーに保存する方法はありますか?

DiamondMachXO Seriesメモリー

Intel:Arria® 10 I/O PLL Reconfiguration を行う際に PLL Reconfig Intel FPGA IP に対してレジスタ設定を行いますが、レジスタにライトした値が正常に書き込まれていません。何故でしょうか?

Arriaコンフィグレーション/プログラミング

Intel:Cyclone® 10 LP の JTAG の TDI/TMS は VCCA(+2.5V) でプルアップすることが推奨されていますが、VCCIO1 に 3.3V を接続している場合でも 2.5V のプルアップで良いでしょうか?

Cycloneコンフィグレーション/プログラミング

Intel:Arria® 10 デバイスにおいて、PCI-Express (PCIe) IP を CvP で Configuration しています。PCIe Refclk は Configuration のどの段階で安定していれば良いでしょうか?

ArriaPCI Express

Intel:Stratix® 10 デバイスにおいて JESD204B IP を、Wrapper Options = PHY Only 設定で使用すると Example Design の生成が失敗します。

Quartus PrimeStratixトランシーバー

Intel:PCIe (PCI Express) IP (Avalon-ST Interface) で MSI 割り込みを発生させるために、"app_msi_req" をアサートさせていますが、"app_msi_ack" がアサートされません。

PCI Express

SPI FlashからのFPGAコンフィグレーションを考えています。 コンフィグレーション・ファイルのサイズは何を参照すればよいですか?

Programmerコンフィグレーション/プログラミング

CrossLink動作後、電源を落とさずにSlave SPI Modeで再コンフィグレーションすることを検討しています。 "FPGA-TN-02014"にあるActivation Keyの下記発行要件(VCC minから9.5ms以内)の扱いはどのように考えるべきでしょうか?電源を一旦オフにしないでも再コンフィグレーションできますか? (CrossLink Programming and Configuration Usage Guide "FPGA-TN-02014-1.2" の "Slave SPI

CrossLink Seriesコンフィグレーション/プログラミング

Intel:CvP(Configuration via Protocol)アップデート・リビジョンを作成してコンパイルするとエラーが発生します。

Quartus Primeコンフィグレーション/プログラミング

Intel:Nios® II Command shell で JIC (JTAG Indirect Configuration) を書き込む方法を教えてください。

Quartus Primeコンフィグレーション/プログラミング

Intel:Cyclone® V SoC の Hard Processor System (HPS) の UART について、Preloader 実行中のボーレート設定の変更方法を教えてください。

CycloneSoC EDS/DS-5SoC FPGA

Intel:Arria® 10 デバイスの Transceiver Block の Latency を把握したいのですが、以前のデバイスで記載されていた様な Latency 情報はありますか?

Arriaトランシーバー

Intel:TI 製 DSP から汎用フラッシュ用のパラレル・バスを使って FPGA をコンフィグレーションする方法を教えてください。

コンフィグレーション/プログラミング

Intel:Stratix® 10 を使用して PCI-Express (PCIe) IP を構成し MSI-X の設定を実施していますが、Table offset を 0x2000、PBA offset を 0x3000 と GUI に設定しても、実機で Configuration Register をチェックすると All ゼロになっているように見えています。 どうすれば期待する値が反映されるのでしょうか?

IPPCI ExpressQuartus PrimeStratix

Intel:Stratix® 10 デバイスにおいて、Configuration via Protocol (CvP) を検討していますが、注意点などはありますか? Autonomous mode 等にも対応できますか?

PCI ExpressQuartus PrimeStratixコンフィグレーション/プログラミング

Intel:Arria® 10 デバイス同士を対向させ PCI-Express (PCIe) Root Port - Endpoint (Avalon-ST インターフェースを使用) の設計をしています。 Endpoint 側から、自身に設定されている Configuration 空間の情報を取得することは可能ですか?

ArriaPCI Express

Intel:PCI-Express (PCIe) の Configuration via Protocol (CvP) の3つのモード「Initialization mode / update mode / Autonomous mode」について、100ms 以内の起動(PCIe 規格)を満たすための注意点はありますか?

PCI Express

Intel:Cyclone® V で PCI-Express (PCIe) Endpoint を使用しています。Endpoint 側から再 Link Training を実施したいのですが、IP に対してどの様な Reset をかければ良いですか?

PCI Express

Intel:Cyclone® V SoC を使用して、PCI-Express (PCIe) Root Port IP の設計をしています。Root Port 自身の Configuration Register にアクセスで発行する TLP は CfgRd0/CfgWr0 or CfgRd1/CfgWr1 のどちらを使用すれば良い...

PCI Express

Intel:Auto-restart configuration error を有効にした場合、コンフィグレーション・エラーの上限回数やタイムアウトの時間はありますか?

Intel:MAX® 10 FPGA で Dual Configuration Intel FPGA IP Core のリコンフィグレーションのトリガは外部 nCONFIG ピンでも可能ですか?その際 IP のレジスタ で設定した config_sel 設定は反映されますか?

MAX

Intel:Quartus® Prime Programmer のみで、Configuration via Protocol (CvP) を行うことはできますか?

Intel:MAX® 10 の Configuration Flash Memory (CFM) に pof ファイルの書き込みができません。

MAX

Intel:ASMI Parallel IP Core からコンフィギュレーション・デバイス内のデータをリードしても、FFh が読めてしまいます。

IPクロック/PLL