Intel：Arria® 10 の CLKUSR ピンは、ユーザーモード移行後に停止しても問題ありませんか？

Intel：Arria® 10 電源オフ時、I/O ピンに外部から電圧が印加され VCCIO にフローティング電圧が生じても問題はありませんか。

Intel：Arria® 10 GX で LVDS を使用する際、レシーバー・スキュー・マージン（RSKM）の計算にトランスミッター・チャネル間スキュー（TCCS）の値が必要ですが、どこで確認できますか？

Intel：Arria® 10 SoC の各 I/O ピンは、コンフィギュレーションが完了するまでどのような状態になっていますか。

Intel：Questa* - Intel® FPGA Edition を起動するとエラーが発生します。Cannot checkout an uncounted license within a Windows Terminal Services guest session.

Intel：Platform Designer にて AXI を使用している場合、AXI ID Bus エラーが発生が発生します。error: arria10_hps_f2sdram0_data: width of slave id signals (4) must be atleast 5. increase slave id width or reduce widths for any connected axi master

Intel：Arria® 10 I/O PLL Reconfiguration を行う際に PLL Reconfig Intel FPGA IP に対してレジスタ設定を行いますが、レジスタにライトした値が正常に書き込まれていません。何故でしょうか？

Intel：Arria® 10 デバイスにおいて、PCI-Express (PCIe) IP を CvP で Configuration しています。PCIe Refclk は Configuration のどの段階で安定していれば良いでしょうか？

Intel：Arria® 10 で EMIF (External Memory Interface) IP コアを同一カラム上に2個配置すると Fitter Error になります。

Intel：CTLE の設定には HG (High Gain) mode と HDR (High Data Rate) mode がありますが、Arria® 10 で PCIe (PCI Express) IP を使用する場合にはどちらの設定を使用すれば良いですか？

Intel：DDR3 SDRAM Controller MegaCore supporting UniPHY を使用したデザインで Nativelink による RTL シミュレーションを行うとエラーが出ます。

Intel：Arria® V SoC において、HPS の SPI マスターを FPGA にルーティングしようとしていますが、各ポートの接続方法がわかりません。

Intel：Arria® V SoC において、HPS の SPI マスターデバイスを FPGA にルーティングしようとしていますが sclk がありません。

Intel：Arria® 10 以降のデバイスで EMIF (External Memory Interface) IP を使用する場合、EMIF 用外部ピン (DQ, DQS, Add/Cmd など) に対して Assignment Editor で I/O Standard の設定は必要ですか？

Intel：Arria® 10 にて IO PLL のリコンフィグレーションを実行したが、位相がずれている場合があります。対処方法を教えてください。

Intel：Arria® 10 SoC デバイスに 不揮発性 AES キーを書き込み後、jic ファイルを使用しコンフィグレーション ROM にプログラムしましたが、コンフィグレーションに失敗します。どのような原因が考えられますか？

Intel：Arria® 10 で SDI II IP を使用します。SD-SDI もサポートしていますか？

Intel：Arria® 10 デバイスでの PCI-Express (PCIe) Gen3 Root Port シミュレーションの実行方法を教えてください。

Intel：Arria® 10 で QDR II SRAM を構成します。このとき Address/Command ピンは自由に配置できますか？

Intel：Arria® 10 SDI II IP において、rx_is_lockedtodata 以外で SDI 信号断状態かどうかの判断に使えるステータス信号等はありますか？

Intel：Arria® 10 デバイスの Transceiver Block の Latency を把握したいのですが、以前のデバイスで記載されていた様な Latency 情報はありますか？

Intel：外部からクロックを供給して Arria® 10 SoC Development Kit の SFPP からインタフェースしたいのですがどうすればいいでしょうか？

Intel：Arria® 10 デバイスにおいて、複数の PCI-Express (PCIe) Hard IP 及び Transceiver の実装をしています。起動時に注意するべき点などあれば教えてください。

Intel：Arria® 10 デバイスで PCI-Express (PCIe) IP を以下の条件で使用しています。DMA Descriptor Controller Register へのアクセス方法を教えてください。

Intel：Arria® 10 の Transceiver CDR で Run Length の規定、及び設定可能な Refclk の周波数を教えてください。

Intel：Arria® 10 は ECO をサポートしていますか？

Intel：Arria® 10 のコンフィグレーション ROM を EPCQL256 から MX25U256 に置き換えたら、コンフィグレーションができなくなりました。

Intel：Arria® 10 デバイスで AS モードでのコンフィグレーションに失敗し JTAG アクセスができなくなりました。

Intel：Arria® 10 における High Speed Differential I/O の Tx の Current strength 値について、Quartus® Prime のレポートには該当ピンの [Current Strength] が "Default" と表記されていますが、何 mA になるのでしょうか？ 【回答】

Intel：Arria® V GX は PCI-Express Lane Reversal 機能に対応しますか？また、Gen2 x2 構成には対応していますか？