アルティマ技術データベース

2018年9月21日
Nios II I2C スレーブの活用術 〜address stealing の使用方法〜 New
2018年9月21日
Nios II I2C マスターの活用術 〜Avalon-ST インターフェースによる通信〜 New
2018年9月14日
HLS はじめてガイド - 簡易チュートリアル New
2018年9月6日
Nios II HAL API を使用したソフトウェア・サンプル集 「Modular Scatter-Gather DMA Core」 New
2018年9月5日
Power & Thermal 関連 デザイン & デバッグガイドライン New
2018年5月1日
Quartus Prime はじめてガイド - TimeQuest によるタイミング制約の方法
2018年2月26日
PCI Express デザイン & デバッグガイドライン
2017年12月5日
Nios II はじめてガイド - Nios II 簡易チュートリアル v17.0
2017年12月5日
Nios II はじめてガイド - Nios II 簡易シミュレーション v17.0
2017年3月6日
Quartus - サポート・デバイス・ファミリ 対応表 ver.17.1
2017年3月1日
Quartus - サポート Windows OS 対応表 ver.17.1
2017年7月7日
HDL Designer Series - 簡易チュートリアル 〜DesignChecker 編〜
2016年3月9日
External Memory Interface (EMIF) デザイン & デバッグガイドライン
2017年7月7日
HDL Designer Series - 簡易チュートリアル 〜グラフィカルビュー変換編〜
2017年8月10日
SoC はじめてガイド - HPS-FPGA 間のアクセス方法
2017年7月7日
HDL Designer Series - インストール手順
2017年3月6日
DSP Builder - アドバンスト・ブロックセットのデザイン例一覧 ver.16.0
2017年3月6日
HWLibを利用するベアメタルアプリケーションのサンプル v16.0
2017年3月1日
Quartus Prime ガイド - Design Space Explorer II の使い方 ver.16
2016年10月24日
Quartus Prime ガイド - Qsys システム統合ツールの使い方 ver.16.0
2016年10月24日
Nios II はじめてガイド - Nios II SBT とBSP Editorオプション設定 v16.0
2016年10月24日
OpenCL 基礎演習(Atlas-SoC ボード編) v15.1
2016年9月15日
DSP Builder - アドバンスト・ブロックセットのデザイン例一覧 ver.13.1
2016年6月21日
SoCはじめてガイド - DS-5によるベアメタルアプリケーションデバッグ
2016年6月7日
Quartus - サポート・デバイス・ファミリ 対応表 ver.16.0
2016年6月7日
Quartus - サポート Windows OS 対応表 ver.16.0
2016年6月7日
ModelSim-Altera - RTL シミュレーションの方法
2016年6月7日
Quartus Prime - プログラミング・ファイルの生成と変換(Convert Programming Files) ver.15.1
2016年5月18日
はじめてみよう!Verilog-HDL <演習問題つき>
2016年5月18日
はじめてみよう!VHDL <演習問題つき>
2016年3月9日
NCO MegaCoreファンクションのシミュレーション手順 ver.14

2018年9月14日 最新 FAQ(11件) New

Q214: Arria® 10 SoC の Hard Processor System (HPS) ペリフェラルとして用意される Watchdog Timer (WDT) が動作している事を確認する方法を教えてください。
Q215: Cyclone® V SoC FPGA の Hard Processor System (HPS) 内蔵の DMA Controller (DMA-330) のバースト転送の最大サイズを教えてください。
Q216: Arria® 10 SoC FPGA の Early I/O release 機能とはどのような目的で使用するものですか?
Q217: Arria® 10 SoC FPGA の Hard Processor System (HPS) Shard I/O について、I/O-Quadrant1〜4 の一部を HPS、その他は FPGA と割り当てた場合、Early HPS I/O Release の対象は HPS に割り当てた Quadrant のみですか?
Q9: Cyclone 10 GX の U484 パッケージデバイスでは I/O Bank 3B がありませんが、Pin-Out ファイルを見ると VCCIO3B と VREFB3BN0 があります。どのように処理すべきですか?
Q14: Cyclone® 10 LP の MSEL ピンの処理は、プルアップやプルダウンの抵抗を入れた方が良いですか?
Q130: Windows® 7 の PC で Quartus® Prime Pro Edition を起動しようとすると「api-ms-win-crt-runtime-l1-1-0.dll が見つかりません。」というエラー・メッセージが表示され起動できません。
Q68: Arria® 10 SoC で HPS ペリフェラルとして用意される Watchdog Timer (WDT) を使用する場合、WDT の初期設定をユーザープログラム等で実装する必要はありますか?
Q69: yclone® V SoC / Arria® V SoC にて、FPGA2SDRAM(F2S) ポートを利用する FPGA デザインに対して、Hard Processor System (HPS) 側から Linux 起動後に FPGA コンフィグレーションすることは可能ですか?
Q8: Arria® 10 GX の Native PHY の設定項目に、Common PMA Options > Transceiver Link Type: SR or LR とありますが、何を基準に設定を選択すれば良いですか?
Q22: Reed-Solomon II IP の設定で Encoder を選択し Number of symbols per codeword (コードワード長 N) を "Up to 255" 以外の設定に変更できますか?

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